fpga如何存储数据

现场可编程门阵列（FPGA）作为一种高度灵活的半导体器件，其内部数据存储机制是其实现复杂数字逻辑功能的核心基础。本文旨在深入剖析FPGA存储数据的原理、层次结构、具体实现方式及其应用场景。我们将从最基础的触发器与查找表入手，逐步探讨块随机存取存储器（BRAM）、分布式随机存取存储器（DRAM）以及超前进位链（CARRY）等关键资源的存储特性，并对比其性能差异。同时，文章将阐述如何通过硬件描述语言（HDL）有效利用这些存储资源，分析不同存储方案在速度、面积和功耗上的权衡，为工程师在实际项目中优化存储设计提供详尽的专业指导。

       现场可编程门阵列（FPGA）自诞生以来，便以其无与伦比的硬件可重构性，在通信、数据处理、人工智能加速等领域扮演着至关重要的角色。当我们谈论FPGA的强大功能时，其核心无非是两大部分：逻辑运算与数据存储。如果说逻辑资源是FPGA执行计算的“大脑”，那么存储资源就是其维持状态、暂存中间结果、承载配置信息的“记忆系统”。理解FPGA如何存储数据，不仅是掌握其工作原理的钥匙，更是进行高效、优化设计的前提。与专用集成电路（ASIC）或通用处理器不同，FPGA的存储体系是预先嵌入在芯片架构中的，设计者需要根据具体需求，灵活地将这些资源“编织”成所需的存储结构。本文将为您层层揭开FPGA数据存储的神秘面纱。

       一、存储基石：从基本单元到可配置逻辑块

       要理解FPGA的宏观存储，必须从其最基本的微观单元开始。现代FPGA架构的核心是可配置逻辑块（CLB），它本身就是一个集成了逻辑与存储功能的复合体。

       触发器是FPGA中最基本、最快速的存储单元。每个触发器本质上是一个一位的同步存储器，它在时钟信号的有效沿（上升沿或下降沿）捕获输入端口的数据，并保持该状态直到下一个有效时钟沿到来。触发器的行为由硬件描述语言（HDL）中的寄存器类型变量直接映射而来，是实现计数器、状态机、流水线寄存器等时序逻辑电路不可或缺的元素。其特点是访问延迟极低，通常在一个时钟周期内完成读写，但代价是每个触发器只能存储一位信息，占用固定的逻辑资源。

       查找表是FPGA实现组合逻辑的主要部件，但它同样具有存储属性。一个N输入的查找表，本质上是一个具有2^N个存储位的静态随机存取存储器（SRAM），它存储了该逻辑函数所有可能的真值表结果。当FPGA配置时，这些位被写入特定的值；在电路运行时，输入信号作为地址线，选中其中一个存储位并将其值输出。因此，查找表本身就是一个被固化了内容的、小型只读存储器。设计者甚至可以通过特定编码，将查找表配置为小型随机存取存储器（例如，一个六输入查找表可以实现64位容量的存储阵列），这被称为分布式随机存取存储器（DRAM）模式，我们将在后续详细讨论。

       超前进位链通常被归类为快速算术资源，用于实现高效的加法和乘法运算。然而，其内部也包含了寄存器单元，用于暂存进位信号。在构建大型移位寄存器或某些特定结构的先进先出（FIFO）存储器时，巧妙利用超前进位链中的寄存器可以获得比传统触发器阵列更高的性能和更低的布线拥塞。

       二、专用存储阵列：块随机存取存储器

       虽然触发器能够提供极低延迟的存储，但当需要存储较大数据块（如图像行缓存、通信数据包、系数表）时，大量使用触发器将迅速耗尽宝贵的逻辑资源，并且布线复杂度激增。为此，现代FPGA内部集成了专用的、大容量的存储模块，即块随机存取存储器。

       块随机存取存储器是FPGA芯片上独立于可配置逻辑块存在的、成块的静态随机存取存储器资源。每一块随机存取存储器都有固定的物理位置和容量（例如，36千位或18千位），并拥有独立的地址、数据和控制端口。它们可以被配置为多种宽度和深度的单端口、简单双端口或真双端口随机存取存储器。例如，一块36千位的块随机存取存储器可以配置为32位宽、1024字深，或者16位宽、2048字深，甚至是非标准的宽度深度组合。

       块随机存取存储器的优势非常明显。首先，它是真正的物理存储器阵列，访问速度非常快，通常可以在一个或两个时钟周期内完成读写操作。其次，它不占用可配置逻辑块资源，使得逻辑资源和存储资源可以并行使用，极大提高了芯片资源的利用率和系统性能。最后，其功耗相对于用大量触发器搭建的同等容量存储器要低得多。因此，在需要存储量从几千位到几兆位的场景中，块随机存取存储器是首选。

       三、灵活分布式随机存取存储器

       分布式随机存取存储器是FPGA存储体系中一个极具特色的部分。它并非独立的物理模块，而是通过将可配置逻辑块中的查找表资源重新配置为小型随机存取存储器或只读存储器而形成的分布式存储网络。

       如前所述，一个查找表可以看作一个微型静态随机存取存储器。当设计需要许多小型、分散的存储单元（例如，多个小型查找表、系数寄存器、或深度较浅的先进先出存储器）时，使用块随机存取存储器可能造成资源浪费（因为一块随机存取存储器的容量可能远超需求）或访问地址过于集中导致布线困难。此时，分布式随机存取存储器便展现出其价值。设计工具可以将这些散布在各个可配置逻辑块中的查找表“串联”起来，形成一个逻辑上统一但物理上分布的大存储阵列。

       分布式随机存取存储器的优点在于其极致的灵活性。它可以被放置在非常靠近其消费者（使用该存储数据的逻辑电路）的位置，从而减少布线延迟，这对于实现高性能、低延迟的小型缓存或寄存器文件至关重要。然而，其容量相对有限，且由于利用的是逻辑资源，会减少可用于实现组合逻辑的查找表数量。因此，分布式随机存取存储器通常用于容量需求较小（几十到几百位）、且对访问延迟极其敏感的应用中。

       四、配置存储器：电路结构的蓝本

       除了用户电路运行时使用的数据存储器，FPGA内部还有一个至关重要的、非易失性或易失性的存储系统，用于存储其自身的配置信息，即配置存储器。

       FPGA的逻辑功能之所以“可编程”，是因为其内部数百万个可配置开关（如查找表内容、布线连接、多路选择器选择端）的状态都由配置存储器中的比特流控制。上电时，外部非易失性存储器（如闪存）中的配置数据被加载到FPGA内部的配置静态随机存取存储器中。每一个配置位控制着一个具体的硬件资源。这个配置存储器对用户电路是完全透明的，用户无法通过硬件描述语言直接访问或修改它，但它决定了用户电路的一切行为。

       值得注意的是，部分基于闪存或反熔丝技术的FPGA，其配置信息直接存储在非易失性的单元中，无需上电加载，具有抗辐射、高可靠性等特点。而绝大多数基于静态随机存取存储器技术的FPGA，其配置存储器是易失的，断电后配置信息丢失，这既是缺点（需要外挂配置芯片），也带来了可无限次重复编程的优点。

       五、存储层次与访问特性对比

       将FPGA内部的存储资源视为一个层次结构，有助于我们根据应用需求做出最佳选择。这个层次结构的顶端是速度最快、但容量最小的触发器，底端是容量最大、但访问机制相对复杂的块随机存取存储器，分布式随机存取存储器则处于中间位置。

       从访问延迟来看，触发器的读写延迟最低，几乎与组合逻辑延迟同级。分布式随机存取存储器次之，其延迟主要来自查找表本身的传输延迟和可能的级联路径。块随机存取存储器通常具有固定的、一到数个时钟周期的访问延迟。从容量和密度看，块随机存取存储器无疑是最高的，一块资源就能提供数千位的存储；而触发器密度最低。从灵活性看，分布式随机存取存储器最灵活，可以任意分布；触发器也较为灵活；块随机存取存储器的位置和端口数量则是固定的。

       功耗方面，静态功耗上，块随机存取存储器由于其专用电路设计，静态功耗通常优于大量触发器构成的阵列。动态功耗则与访问频率和翻转率密切相关。在实际设计中，往往需要混合使用这些资源，例如用触发器实现关键路径的流水线寄存器，用块随机存取存储器实现大型数据缓冲区，用分布式随机存取存储器实现多个小型查找表。

       六、硬件描述语言中的存储建模

       在硬件描述语言设计中，我们通过代码来“描述”所需的存储行为，综合工具则负责将这种描述映射到上述物理资源上。理解这种映射关系，是写出高效、可预测代码的关键。

       对于触发器，通常通过定义在时钟沿敏感的进程中，对寄存器类型变量进行赋值来推断。综合工具会清晰地将这类变量映射到可配置逻辑块内的触发器上。对于块随机存取存储器，硬件描述语言提供了两种主要方式：一是推断，即编写符合特定模板的随机存取存储器描述代码（如定义一个大数组并指定读写时钟），由综合工具自动识别并映射到块随机存取存储器；二是实例化，即直接调用FPGA供应商提供的块随机存取存储器知识产权核，这种方式可以提供对端口模式、使能信号、复位行为等最精细的控制。

       对于分布式随机存取存储器，其推断通常通过将查找表数组定义为随机存取存储器或只读存储器来实现。综合工具会根据数组的大小和访问模式，决定是使用分布式随机存取存储器还是块随机存取存储器。设计者也可以通过属性约束或直接实例化原语来强制使用分布式随机存取存储器。

       七、先进先出存储器的实现艺术

       先进先出存储器是数字系统中用于缓冲、速率匹配的经典组件，其在FPGA中的实现充分体现了存储资源选择的艺术。

       小容量、高速度的先进先出存储器，可以直接使用触发器寄存器链或结合超前进位链来实现，这种方式延迟极低。中等容量的先进先出存储器，是分布式随机存取存储器的典型应用场景。通过将多个查找表配置的随机存取存储器单元与读写指针逻辑结合，可以实现深度在几十到几百字之间、性能优异的先进先出存储器。对于大容量先进先出存储器，则必须使用块随机存取存储器。现代FPGA供应商提供的先进先出存储器知识产权核，其内部核心就是一个块随机存取存储器，周围包裹着自动生成的读写控制、状态标志（如满、空）生成逻辑。

       选择哪种实现方式，取决于先进先出存储器的深度、宽度、预期工作频率以及对逻辑资源的占用预算。一个优秀的工程师会权衡这些因素，有时甚至会采用混合结构，例如将深度较浅但数量众多的先进先出通道用分布式随机存取存储器实现，而将少数深度很深的通道用块随机存取存储器实现。

       八、只读存储器的实现与初始化

       只读存储器用于存储常量数据，如滤波器系数、正弦波表、字符点阵、微代码等。在FPGA中，只读存储器并非物理上的只读，而是通过配置使其内容在用户电路运行期间保持不变。

       小容量的只读存储器可以用查找表直接实现，即在配置时就将真值表内容写入，运行时作为组合逻辑查找。这种方式实现的只读存储器没有读取延迟。对于较大的只读存储器，可以使用块随机存取存储器或分布式随机存取存储器配置为只读模式。此时，需要将初始化数据文件（如系数文本文件）在综合或实现阶段加载到对应的存储资源中。数据被“烧录”进配置比特流，随FPGA配置一同载入。

       使用块随机存取存储器实现只读存储器的好处是可以获得大容量，且不占用逻辑资源。使用分布式随机存取存储器的好处是读取路径更短。只读存储器的内容在电路运行后不可通过用户逻辑更改，除非重新配置整个FPGA。这种特性保证了系统关键参数的确定性和安全性。

       九、存储资源的功耗管理与优化

       在低功耗设计中，存储器的功耗管理至关重要。FPGA内部存储资源的功耗主要分为静态功耗和动态功耗。

       静态功耗主要与晶体管漏电流有关。块随机存取存储器模块通常具有精细的电源门控特性，当某个块随机存取存储器未被使用时，工具链可以将其置于低功耗或关闭状态。动态功耗则与访问频率、数据翻转率成正比。优化策略包括：降低工作频率、使用时钟门控技术在不需访问时关闭存储器的时钟、优化数据编码以减少总线翻转活动、以及合理选择存储器类型。例如，对于访问频率很低但需要保持数据的大容量存储，使用块随机存取存储器可能比使用触发器阵列更省电，因为后者的静态功耗总和可能更高。

       此外，一些高端FPGA还支持对块随机存取存储器进行错误校验与纠正，这虽然会增加少量功耗和面积开销，但对于高可靠性应用是必不可少的。

       十、高速接口与存储器的协同设计

       在实现诸如外围组件互联高速（PCIe）、万兆以太网、JESD204B等高速串行接口时，FPGA内部的存储器扮演着数据缓冲、时钟域交叉、协议处理的关键角色。

       这些接口的数据速率极高，且往往与FPGA内部逻辑运行在不同的时钟域。因此，必须使用先进先出存储器或双端口随机存取存储器作为时钟域交叉的缓冲区。块随机存取存储器因其大容量和真双端口能力，成为实现这类大型先进先出存储器的首选。接口的接收和发送路径通常需要深度足够的缓冲区来应对数据突发和时钟频率的微小差异。同时，用于协议处理的查找表、状态机，又会用到触发器和分布式随机存取存储器。

       设计时需要仔细计算缓冲区深度，避免溢出或下溢，并确保存储器的访问带宽能够匹配接口的线速。这常常涉及对块随机存取存储器进行宽度和深度上的最优分割，以及使用多个块随机存取存储器实例进行并行处理以满足带宽需求。

       十一、人工智能加速中的存储挑战

       在人工智能推理加速领域，FPGA因其并行计算能力和可定制性而备受青睐。神经网络的加速对存储子系统提出了严峻挑战，主要体现在巨大的权重参数和中间特征图的存储上。

       权重参数通常数量庞大，可能达到数兆甚至数十兆字节。FPGA片上的块随机存取存储器容量有限（通常在数十兆位量级），无法全部容纳。因此，需要将权重存储在片外的动态随机存取存储器（DDR）中，然后以数据流的方式分块调入片上块随机存取存储器或超高速缓存（由触发器和分布式随机存取存储器构成）供计算单元使用。这就产生了复杂的数据复用和预取策略设计。

       中间特征图同样需要大量存储。为了最大化数据复用、减少外部动态随机存取存储器访问（其功耗和延迟远高于片上存储器），设计者需要精心设计计算数据流，利用片上块随机存取存储器作为特征图的滑动窗口缓存。此时，存储器的带宽、容量和访问模式直接决定了整个加速器的性能和能效比。优化存储访问模式，往往比优化计算单元本身能带来更大的性能提升。

       十二、安全考量与存储保护

       在某些安全敏感的应用中，存储在FPGA内部的数据（如加密密钥、用户敏感信息、固件代码）需要得到保护。

       对于配置存储器，主流FPGA支持对配置比特流进行加密和身份验证，防止设计被克隆或篡改。对于用户数据存储器，保护措施则需在设计中实现。可以利用块随机存取存储器的初始化特性，将关键密钥作为只读存储器内容存储，使其难以被运行时逻辑窃取。对于运行时需要更新的敏感数据，可以将其存储在分散的触发器中，并辅以逻辑混淆，增加物理探测的难度。一些高安全等级的FPGA还提供物理防篡改探测和存储数据自动清零功能。

       值得注意的是，基于静态随机存取存储器技术的FPGA，其配置和用户静态随机存取存储器内容在断电后都会消失，这一特性本身也是一种安全优势，确保了信息不会在设备断电后残留。

       十三、未来趋势：高带宽存储器与存内计算

       随着应用对带宽和能效的要求不断提高，FPGA的存储架构也在持续演进。最显著的趋势是与高带宽存储器（HBM）的集成。

       高带宽存储器是一种三维堆叠的动态随机存取存储器技术，通过硅通孔（TSV）与FPGA逻辑芯片封装在同一基板上。它提供了远超传统动态随机存取存储器双倍数据率（DDR）接口的极致带宽（可达数百吉字节每秒）。这对于缓解人工智能、高性能计算等领域的内存墙问题至关重要。FPGA通过高速串行器/解串器（SerDes）链路与高带宽存储器堆栈互联，能够以极低的延迟和功耗访问海量数据。

       另一个前沿方向是存内计算。传统的冯·诺依曼架构中，数据在存储器和计算单元之间频繁搬运，消耗大量能量和时间。存内计算旨在将简单的计算功能（如乘加运算）嵌入到存储器阵列本身或其周边电路中。虽然目前FPGA的主流架构尚未完全支持存内计算，但学术界和工业界正在探索利用查找表或块随机存取存储器的结构特性来实现类似功能的可能性，这或许将开启FPGA计算范式的新篇章。

       十四、设计工具的角色与最佳实践

       优秀的硬件设计离不开强大的电子设计自动化（EDA）工具链的支持。在存储资源的使用上，综合与实现工具扮演着智能决策者的角色。

       综合工具根据硬件描述语言代码推断存储结构，并初步决定将其映射到触发器、分布式随机存取存储器还是块随机存取存储器。实现工具（包括映射、布局、布线）则负责将逻辑映射到具体的物理位置，优化时钟网络、控制信号布线，以最大化时序性能。设计者可以通过添加综合属性、约束文件来指导工具的决策，例如强制某个随机存取存储器使用块随机存取存储器实现，或者将某个关键先进先出存储器锁定在特定的物理区域以降低延迟。

       最佳实践包括：在系统设计初期就规划好存储层次；对关键存储路径进行时序约束；在资源利用率报告中仔细检查块随机存取存储器和分布式随机存取存储器的使用情况，避免资源争用；利用工具提供的功耗分析报告来评估和优化存储相关的功耗。理解并善用工具，才能将FPGA存储资源的潜力发挥到极致。

       总而言之，FPGA的数据存储是一个多层次、多形态的复合系统。从微观的一位触发器到宏观的块随机存取存储器阵列，再到与外部分布式随机存取存储器的协同，每一层都有其独特的特性和适用场景。掌握这些知识，意味着您不仅能够实现功能，更能进行优化设计，在速度、面积、功耗和灵活性之间找到最佳的平衡点，从而释放FPGA作为硬件加速平台的真正威力。希望本文的探讨，能为您点亮FPGA存储世界中的一盏明灯。